Electrónica. La segunda ola de la tecnología de envasado 3D: PoP

01-09-2010 

 

Resumen Ejecutivo Paquete en paquete (PoP), la tecnología, es la segunda ola de la tecnología de envases en 3D. Fue desarrollada para atender la necesidad de una alternativa más eficiente, en la  tecnología de envasado. PoP, permitió la integración de la lógica y los chips de memoria, en el factor de un  paquete de la misma forma, sin la logística y los problemas relacionados con la empresa que participan con una lógica de memoria apilados.

Mario A. Bolaños, Texas Instruments Inc., Dallas, Texas, EE.UU.

El continuo crecimiento del consumo, y productos portátiles de electrónica, ha llevado a la necesidad de tecnologías que permitan los nuevos envases reduciendo el  factor de forma, y la miniaturización. Con base en la capacidad de entregar estos atributos, las nuevas tecnologías de envases, como los paquetes escala de la viruta (CSP) y el nivel de obleas, los  paquetes a escala de chip (WL -CSP) [1 ], han experimentado un fuerte crecimiento. También hay gran demanda de innovaciones que se aprovechan, de la integración de componentes múltiples en el mismo paquete la utilización, de la tercera dimensión (3D) para atender las necesidades de estas aplicaciones.

La evolución de la tecnología de envasado en 3D, se ha producido en fases. La primera ola surgió cuando varios chips, se apilan en el mismo paquete. Su crecimiento inicial y el éxito llegó de la necesidad de apilar varios dispositivos, de memoria en el mismo paquete, sobre todo para apoyar la creciente demanda de requisitos, ricos en memoria de los teléfonos móviles y dispositivos electrónicos portátiles.

La segunda ola de envases en 3D, es el paquete -en- paquete (PoP). En este artículo, se describen las características PoP, y  los retos claves, tales como, las cuestiones de paquete, de control de la deformación durante el proceso de reflujo. En él se explica cómo este problema se agrava, en los nuevos requisitos, se incluyen en PoPs, como la reducción del espesor total del paquete, mayor nivel de compresión, al ser apiladas sobre el paquete de la lógica de fondo, los niveles más altos de densidad y el número de pines, y la reducción de la altura, tanto en la parte inferior BGA, y el paquete de arriba. Soluciones para abordar estas cuestiones también se propone [1 ].

La evolución en la tecnología de envasado

Figura 1, se explica la transición de los paquetes individuales, para múltiples paquetes de morir y el impacto de la miniaturización y la integración [ 2].

 

 

 

Figura 2 . Pyramid apilados paquete de morir.

 

Las estrategias de integración han permitido nuevos avances en la miniaturización, de la tecnología de envasado. Innovaciones adicionales que se aprovechan de la tercera dimensión (3D), como a través de vías de silicio (TSV), ofrecerá una alternativa de interconexión, como lo es el método para pila de fichas, una encima de otra, o para crear SoC, con tecnologías heterogéneas, lo que en última instancia, puede convertirse en la tercera ola del envasado de 3D, y el surgimiento pleno de la era de la mega- integración [ 2].

Primera ola de 3D embalaje: paquetes apilado

Hay muchas posibles configuraciones de paquetes, con apilados. Algunos múltiples paquetes de diferente tamaño, apilados unos encima de otros, en una pirámide tipo de formato. Otras configuraciones de uso del mismo tamaño, apilados unos encima de otros ( Figs. 2 y 3) [ 2]. Además, hay alternativas de apilamiento, que implican diferentes tamaños, que requieren colgado  entre la parte superior e inferior. En todos los casos, el adelgazamiento, la vinculación del alambre y viruta de tirón, con sus correspondientes separadores. La necesidad de apoyar la creciente demanda de requisitos ricos en memoria de los teléfonos móviles, y dispositivos electrónicos portátiles impulsaron el crecimiento inicial y el éxito de los paquetes apilados y la capacidad de la tecnología de pila de varios dispositivos de memoria en el mismo paquete.

 

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También hay algunos productos que requieren chips lógicos, para el apilado con chips de memoria, sin embargo, estos productos no logran el mismo éxito, que apilar chips de memoria. Es importante entender, sin embargo, que este desafío no es necesariamente técnico, sino el resultado de la logística, y el modelo de cadena de suministro de negocios

 

Figura 3. Mismo tamaño mueren más pirámide apilados paquete de morir.

 

Para explicar con más detalle, no todos los proveedores de chips lógicos, tienen chips de memoria en su cartera de productos, que requieren complejos acuerdos de contratación con proveedores, de chips de memoria, que incluye la garantía de calidad, pruebas eléctricas y el conocido los  buenos mueren. Este desafío también se crea una falta de flexibilidad, de abastecimiento de chips de memoria de consumo general en algunos casos. La falta de suficientes paquetes de chips, herramientas de co-diseño, afectando también la capacidad de rampa de productos, al mercado en el momento adecuado. El resultado final fue mayor costo del producto, y las limitaciones de tiempo de salida al mercado, en un segmento de mercado que no pueden tolerar los retrasos de introducción de productos.

La necesidad de abordar estas cuestiones, al integrar la lógica y los dispositivos de memoria en el mismo paquete, dirigidos al desarrollo de una nueva solución, paquete en paquete (PoP) de tecnología [ 2].

Segunda fase de 3D embalaje: PoP

Tecnología PoP, surgió de la necesidad de desarrollar una tecnología de envasado más eficiente, para integrar chips lógicos, y chips de memoria en el factor paquete, misma forma sin tener que lidiar con la logística, y las cuestiones relacionadas con la empresa que participan con una lógica de memoria, con diversos paquetes. Texas Instruments fue el que instrumento el desarrollo de la tecnología de Pop, y ha tenido PoP, en volumen de producción, durante al menos cinco años.

En términos de estructura, el paquete de abajo sirve para los chips de lógica, que podría ser un paquete único chip, o una combinación de chips lógicos, utilizando la mayoría la unión de alambre, para interconectar el chip al sustrato, pero el  más recientemente flip chip, es el que se está utilizando. Este paquete podría manejar el I específicas de E / S, y los altos requisitos pin, cuenta de la lógica de productos, incluyendo la matriz de paso fino de bolas (BGA), de segundo nivel de interconexión a la placa base, si es necesario. El factor de forma del paquete de la lógica de fondo, sigue los estándares JEDEC, que, básicamente, asegura que el factor de forma del paquete total, incluyendo el de arriba, se reunirá paquete JEDEC tamaño corporal y el tono BGA, al igual que cualquier otro chip único paquete ( Fig. 4) [ 3].

 

 

Figura 4 . a) paquete en paquete ( PoP ) - varios paquetes en la parte inferior , y b ) del paquete en el paquete ( PoP ) - dos paquetes apilados sobre el paquete inferior.

 

El paquete superior está reservado para los chips de memoria, y en la mayoría de los casos hay múltiples chips de memoria apilados según los requisitos del producto. Esta configuración permite una alternativa conocida, mueren bueno (good die alternative ) por el paquete de memoria, apilados mueren (stacked die memory  ), porque puede ser probado por los proveedores de memoria antes de la integración con el paquete de la lógica de fondo.

La conexión entre la parte superior e inferior de paquetes, se realiza a una serie de almohadillas situadas en la periferia de la parte inferior del paquete de montaje estándar, de superficie utilizando el flujo de montaje y soldadura, de un solo paso del proceso de reflujo, o que tiene lugar simultáneamente con el conjunto del paquete inferiores a la placa base. Esto es posible, porque el paquete de memoria apilada muere normalmente, y tiene el número de pines muy bajos que pueden ser acomodados en la periferia del paquete inferior. Uno de los principales requisitos, es evitar que cualquier compuesto molde o cargue de menos contaminación en el área asignada, a la interconexión periférica pastillas, en el paquete inferior. De lo contrario existe el riesgo de pérdidas para montaje de superficie, de montaje de rendimiento, al conectar el paquete superior con el paquete inferior.

PoP, ha tenido mucho éxito en el mercado, alcanzando tasas de crecimiento muy elevadas. Pero antes de su crecimiento, hay cuestiones tales como las cuestiones, paquete de control de la deformación durante el proceso de reflujo, a superar. El control estricto del proceso es necesario para mantener la superficie de monte, de muy alto rendimiento de montaje, cuando se conecta el paquete inferior a la placa base.

Ha habido mucho trabajo en la industria para optimizar la lista de materiales utilizados, para construir estos paquetes a fin de minimizar la deformación. El Montaje superficial de tecnología de montaje (o tecnología de montaje superficial, SMT), es una preocupación inicial de esta tecnología de paquetes, pero que ahora se practica en todo el mundo como un proceso estándar en la industria de fabricación, por contrato y los principales fabricantes de equipos originales (OEM).

Este problema se agravará como requisitos nuevos, se incluyen en los COP, tal como la reducción del espesor total del paquete, mayor nivel de morir al ser apiladas sobre el paquete de la lógica de fondo, los niveles más altos de densidad y el número de pines, las reducciones de pitch BGA, en la parte inferior y superior del paquete .

Algunas de las alternativas consideradas para abordar las cuestiones de control, incluyen la deformación más delgadas mueren, más delgado sustratos, película delgada mueren al adjuntar, cuidadosamente diseñado con materiales de las propiedades del material correcto, más delgadas tapas de molde, y flip chip, de interconexión con el fin de facilitar la interconexión bajo stand off, entre el chip y el sustrato . Investigación y desarrollo de todas las variables que contribuyen a la distorsión y el éxito del paquete de montaje SMT seguir mejorando el rendimiento del Pop [4].

Conclusión

La industria de los semiconductores, se ha beneficiado mucho del crecimiento y el éxito de los consumidores y productos portátiles de electrónica. La avanzada tecnología de apilamiento de envases, con, la integración y las tecnologías 3D, ha llevado a los altos niveles de integración y miniaturización, que el mercado requiere. PoP, junto con el paquete de obleas de escala, y de cuatro planas sin un paquete de plomo (QFN), han sido los paquetes de mayor éxito de la industria durante la última década, y su éxito se extenderá en esta década.

 

 

 

Figura 5 . envases evolución de la tecnología 3D .

 

La industria está en medio de la era de la tecnología 3D de envases, y probablemente en la cima de la segunda ola de 3D, era de la tecnología de envases ( PoP ), a medida que continúa a desarrollar y adoptar la tecnología de envasado evolucionando desde las primeras fases de la tercera ola de 3D, Técnica de embalaje ( TSVs ) (Fig. 5).

Referencias

1. Mario A. Bolaños, "Análisis de Integridad de energía y gestión de circuitos integrados, "Ed . Nair Raj y Donald Bennett (ISBN 0137011229 ), Educación Pearson ( Prentice Hall Profesional ) , Cap. 10, p. 1 (2010 ) .

2. Ibíd. , p. 2.

3. Ibíd. , p. 3.

4. Ibíd. , p. 4.

Biografía

Mario A. Bolaños recibió su BSEE y BSBA de Colegio Jesuita (UCA ) , El Salvador, y EMBA de la U. de Texas en Dallas y es el encargado de la investigación de envases, estratégica y la colaboración externa de Texas Instruments , Inc., 13536 TI Boulevard, MS940 , Dallas , Texas, 75243 , tel. : 972-995-7666 , correo electrónico m-bolanos-avila@ti.com.